Verilog는 하드웨어서술언어(hardware description language 또는 HDL) 중 하나로하드웨어의 동작을 서술 또는 모델링하는데 이용된다. 본 서적은 합성 가능하고 실무에서 디지털회로 모델링에 가장 많이 쓰이는 문법 위주로 Verilog HDL 문법을 설명한다. Verilog HDL의 표준은 수 차례에 걸쳐 개정되었는데, 그 중 2005년에 개정된 IEEEStd 1364-2005에 맞춰 문법이 설명된다.본 서적에서 사용되는 Verilog 용어들은 가급적 영어로 표기를 하며, 필요한 경우한글과 병행표기한다. Verilog 표준을 포함한 수 많은 관련자료들이 영어로 되어 있는점을 고려하면 용어들을 영어로 이용하는 것은 중요하다. 다만, 한글로 Verilog HDL서적을 작성하여, 한영혼용체로 서술하게 된 점 너그러이 이해해 주시기 바랍니다. 한글로 번역이 자연스러운 용어도 영어 용어가 널리 쓰이는 경우에는 일부러 한글과 영어를 병기하였다. 한글로 번역이 어렵거나 어색한 용어들은 영어 발음을 한글로 표기하였다. 또한 명사 외에 특별한 성질이나 행위를 표현하는데 쓰이는 영어 단어의 경우,한글과 함께 병기하여 독자들이 해당 영어 단어가 Verilog 관련 영문자료에 쓰였을 때의미를 되새길 수 있도록 하였다.

1 서론 1.1 설계 추상화 수준 (Design Abstraction Level) 1.2 디지털 반도체 설계 절차 (Design Flow) 1.3 Verilog HDL 표준과 간략한 역사 2 Verilog HDL 기초 및 어휘 규칙 (Lexical Conventions) 2.1 문법 기술 2.2 값 체계 (Value System) 2.3 어휘 토큰 (Lexical Tokens) 2.3.1 공백 (White Space) 2.3.2 식별자 (Identifiers) 2.3.3 코멘트 (Comments) 2.3.4 연산자 (Operator) 2.3.5 숫자 (Numbers) 2.3.6 키워드 (Keyword) 2.3.7 시스템 태스크 및 함수 (System Tasks and Functions) 3 첫 번째 Verilog 코드 3.1 기본 구성 블록 모듈 (module) 구조체 3.2 포트 (Ports) 3.3 계층적 설계 (Hierarchical Design)와 인스턴스 (Instance) 3.4 첫 번째 테스트벤치 3.5 Value Change Dump (VCD) 파일 4 조합회로 모델링 4.1 프리미티브 (Built-In Primitive) 4.2 데이터타입 (Data Type) 4.2.1 Net 데이터타입 4.2.2 Variable 데이터타입 4.3 파라미터 (Parameter) 4.4 표현식 (Expressions) 4.4.1 산술연산자 (Arithmetic Operators) 4.4.2 관계연산자 (Relational Operators) 4.4.3 등가연산자 (Equality Operators) 4.4.4 논리연산자 (Logical Operators) 4.4.5 비트별연산자 (Bitwise Operators) 4.4.6 리덕션연산자 (Reduction Operators) 4.4.7 시프트연산자 (Shift Operators) 4.4.8 조건연산자 (Conditional Operator) 4.4.9 묶음 (Concatenation)과 복제 (Replication) 4.5 할당 (Assignments) 4.5.1 계속할당 (Continuous Assignments) 4.5.2 절차할당 (Procedural Assignments) 4.6 표현식 계산 규칙 4.6.1 표현식 크기 (Expression Size 또는 Expression Bit Length) 4.6.2 표현식의 종류 4.6.3 표현식 계산 규칙 4.6.4 할당문 계산 규칙 4.6.5 부호가 있는 표현식에서 X와 Z 처리 4.7 설계 예 - Adder 4.7.1 Ripple Carry Adder 4.7.2 Carry Look Ahead Adder 4.7.3 지연시간이 포함된 시뮬레이션 5 순차회로 모델링 5.1 행위적 모델 (Behavioral Model) 개요 5.2 절차구조체 (Procedural Constructs) 5.2.1 always 구조체 5.2.2 initial 구조체 5.2.3 설계 예 - D 플립플롭 5.3 절차문의 시간제어 (Timing Control) 5.3.1 지연시간 제어 (Delay Control) 5.3.2 이벤트 제어 (Event Control) 5.4 블록문 (Block Statements) 5.4.1 순차블록 5.4.2 병렬블록 5.5 절차할당 (Procedural Assignments) 5.5.1 블록킹 절차할당 (Blocking procedural assignments) 5.5.2 논블록킹 절차할당 (Nonblocking procedural assignments) 5.6 그 밖의 절차문 5.6.1 조건문 5.6.2 case문 5.6.3 원치 않는 래치 (Latch)를 피하는 방법 5.6.4 설계 예 - 리셋 가능한 (Resettable) D 플립플롭 5.6.5 반복문 (Looping statement) 6 Finite State Machine 구현 6.1 Finite State Machine 6.2 순차회로의 구조 고찰 6.3 FSM 코딩방식 - Verilog FSM coding style with explicitly separated flipflops 6.4 FSM 예 - First-in First-out (FIFO) Memory 7 계층적 설계 7.1 모듈 파라미터 값 덮어쓰기 (Overriding module parameter values) 7.2 계층 (Hierarchy) 및 스콥 (Scope) 7.3 스콥 (Scope) 규칙 7.4 Generate 구조체 7.4.1 Loop generate 구조체 7.4.2 Conditional generate 구조체 7.4.3 이름 없는 generate 구조체에 자동 부여되는 이름 8 Appendix 8.1 8개의 저장소를 가진 16-bit FIFO fifo16.v 코드 8.2 제한된 조건의 랜덤 테스트패턴을 이용한 fifo16 테스트벤치 예 색인